有效實(shí)現低閾值電壓MOS管的方法-KIA MOS管

低閾值電壓MOS管

本文涉及一種有效的實(shí)現低閾值電壓MOS器件的方法。

比如，現在需要一種工藝能提供兩種不同閾值電壓Vt的NMOS管，通常的做法 是在工藝過(guò)程中對某一閾值電壓Vt的MOS管的溝道區域進(jìn)行一次額外離子注入，這樣，就需多制一層版，多進(jìn)行一次光刻，如還需要不同閾值電壓Vt的PM0S，則還需額外的制版和光刻，所需成本和制造周期均增加了。

針對現有技術(shù)中的不足提出一種有效的實(shí)現低閾值電壓MOS器件的方法，其通過(guò)改變原有器件的層次和結構，可在不增加制版和光刻的前提下實(shí)現低閾值電壓Vt MOS管的制作。

方法采用了如下技術(shù)方案：

有效的實(shí)現低閾值電壓MOS器件的方法，其特征在于，該方法為在形成MOS 器件的過(guò)程中，修改MOS管版圖結構，令MOS器件只使用N阱或P阱的注入作為溝道的摻雜， 降低溝道濃度，實(shí)現MOS管閾值電壓Vt的降低。

進(jìn)一步地講，該方法具體為對于NMOS或PMOS器件，在需要低閾值電壓Vt器件處，去除MOS管中g(shù)ate區域的 Nplus或Pplus，P注入和N+的注入或N注入和P+的注入均只在器件源極與漏極進(jìn)行，溝 道區域只有P-或N-的注入。

與現有技術(shù)相比，本發(fā)明具有下列優(yōu)點(diǎn)該實(shí)現低閾值電壓MOS器件的方法操作 簡(jiǎn)單，容易實(shí)現，可降低低閾值電壓MOS器件的制造成本，并縮短生產(chǎn)周期。

具體實(shí)施例方式

在典型的CMOS工藝中，NMOS的結構，在該器件中，主要的注入有3 種p-注入，P型注入以及N+注入；P-注入用以形成P阱，同時(shí)也是MOS管B端。

它使用版圖中的Pwell層制版。P-決定了器件襯底的電荷濃度，亦是溝道濃度。P型注入用以調節溝道電荷濃度，作調節器件閾值電壓Vt用。

使用版圖中的Nplus 版。該層增大了溝道的電荷濃度，使溝道形成反型更難，上調了閾值電壓vt。N+注入用以形成MOS器件源漏。也使用版圖中的Nplus版。

由于此次注入在多晶 硅柵之后，被硅柵所阻擋，溝道區域沒(méi)有注入，因此它與器件的閾值電壓Vt無(wú)關(guān)。

由上所知，在形成上述器件的過(guò)程中，Nplus版使用了 2次，一次作為調節溝道離 子濃度的注入，一次作為形成器件源極與漏極的注入。

通過(guò)改變了該器件的結構，在改變溝道濃度的同時(shí)，保持了原有器件源端 和漏端的離子濃度，實(shí)現了低閾值電壓的器件，即在需要低閾值電壓Vt器件的地方，去除了MOS管中g(shù)ate區域的Nplus。

P注入和 N+的注入都只在器件源漏進(jìn)行，溝道區域只有P-的注入，閾值電壓Vt只由P-注入的電荷 濃度決定，自然就減小了。而源極漏極區域仍和原有器件一樣，沒(méi)有影響。

對于PMOS器件同樣只要除去相應的Pplus即可實(shí)現Vt的降低。本發(fā)明可運用于所有需要低閾值電壓Vt MOS器件電路中。

比如，若某電路中需一 電容，加在其兩端電壓在0. 7V，如使用典型工藝低閾值電壓Vt為0. 7V左右的MOS管作為電 容，則該MOS工作在耗盡區或弱反型區域，電容量將急劇減小，可能影響電路正常工作。

在此只需使用由本發(fā)明所實(shí)現的低閾值電壓VtMOS管，使該器件在0. 7V時(shí)處在反型狀態(tài)，即 可保持MOS管有足夠的電容量。

實(shí)現低閾值電壓MOS器件的方法，其特征在于，該方法為在形成MOS器 件的過(guò)程中，令MOS器件只使用N阱或P阱的注入作為溝道的摻雜，降低溝道濃度，實(shí)現MOS 管閾值電壓Vt的降低。

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