封裝

在完結地圖規劃并經(jīng)工藝廠(chǎng)家流片后，能夠選用兩種辦法對芯片進(jìn)行功能、功能測驗：一種辦法是直接鍵合到PCB（印制電路板）上，另一種辦法是經(jīng)過(guò)封裝廠(chǎng)家進(jìn)行封裝后，再焊接至體系中。而封裝辦法又可分為軟封裝與硬封裝，軟封裝首要依據運用要求直接制作成模塊，而硬封裝則是封裝成獨立的芯片。

封裝的辦法有多種，如雙列直捅封裝(DIP),四方扁平封裝（QEP)，小外型封裝（SOP），塑料引線(xiàn)芯片載體(PLCC)等，而封裝的資料也有多種，如塑料封裝、陶瓷封裝等，依據不同的需求能夠挑選所需的任一種封裝辦法，下面介紹5類(lèi)常用的封裝辦法。

1．DIP（雙列直插式封裝）

DIP (Dual In-line Package)，即雙列直插辦法封裝。絕大多數中小規劃集成電路(IC)均選用這種封裝辦法，其引腳數一般個(gè)超越100個(gè)。選用DIP封裝的CPU芯片有兩排引腳，需求刺進(jìn)到具有DIP結構的芯片插座上，當然，也能夠直接插在有相同焊孔數和幾何擺放的電路板上進(jìn)行焊接。DIP封裝具有以下特色：

①合適在PCB上穿孔焊接，操作便利。

②芯片面積與封裝面積之間的比值較大，故體積也較大。

Intel系列CPU中8088就選用這種封裝辦法，緩存( Cache)和前期的內存芯片也是這種封裝辦法。

2．QFP（四方扁平封裝）

QFP (Plastic Quad Flat Package)封裝的芯片引腳之間間隔很小，引腳很細，一般大規劃或超大型集成電路都選用這種封裝辦法，其引腳數—般在100個(gè)以上。用這種辦法封裝的芯片有必要選用SMD （外表裝置設備技能）將芯片與主板焊接起米。選用SMD裝置的芯片不必在主板上打孔，一般在主板外表上有規劃好的相應引腳的焊點(diǎn)。將芯片各引腳對準相應的焊點(diǎn)，即可完成與主板的焊接，用這種辦法焊上去的芯片，如果不必專(zhuān)用工具是很難拆開(kāi)下來(lái)的。QFP封裝具有以下特色：

①適用于SMD外表裝置技能在PCB電路板上裝置布線(xiàn)。

②合適高頻運用。

③操作便利，可靠性高。

④芯片面積與封裝面積之間的比值較小。

Intel系列CPU中80286、80386和某些486土板中的芯片選用這種封裝辦法。

3．SOP（小外型封裝）

SOP (Small Outline Package)，即小外型封裝。SOP封裝技能由1968-1969年菲利浦公司開(kāi)發(fā)成功，今后逐步派生出SOJ（J型引腳小外形封裝）、TSOP（薄小外型封裝）、VSOP（其小外開(kāi)封裝）、SSOP(縮小型SOP)、TSSOP(薄的縮小型SOP)及SOT（小外型晶體管）、SOIC（小外型集成電路）等。SOP封裝的應用規模很廣，主板的頻率發(fā)作器芯片就是選用SOP封裝。

4．PLCC（塑料引線(xiàn)芯片封裝）

PLCC  (Plastic Leaded Chip Carrier)，即塑封引線(xiàn)芯片封裝。PLCC封裝辦法，外形呈正方形，四周都有引腳，外形尺寸比DIP封裝小得多。PLCC封裝合適用SMD外表裝置技能在PCB上裝置布線(xiàn)，具有外形尺寸小、可靠性高的長(cháng)處。

5．BGA（球柵陣列封裝）

BGA (Ball Grid Array Package)，即球柵陣列封裝。BGA封裝的I/O端子以圓形或柱狀焊點(diǎn)按陣列辦法散布在封裝下面，BGA技能的長(cháng)處是I/O引腳數盡管添加了，但引腳間距并沒(méi)有減小反而添加了，然后進(jìn)步了拼裝成品率；盡管它的功耗添加，但BGA能用可控塌陷芯片法焊接，然后能夠改善它的電熱功能；厚度和質(zhì)量都較曾經(jīng)的封裝技能有所削減；寄生參數減小，信號傳輸推遲小，運用頻率大人進(jìn)步；組裝可用共面焊接，可靠性高。

BGA與TSOP比較，具有更小的體積，更好的散熱功能和電功能。BGA封裝技能使每平方英寸①的存儲量有了很大提高，選用BGA封裝技能的內存產(chǎn)品在相同容量下，體積只有TSOP封裝的三分之一；別的，與傳統TSOP封裝辦法比較，BGA封裝辦法有愈加快速和有用的散熱途徑。

芯片封裝后，關(guān)于芯片的引線(xiàn)能夠簡(jiǎn)略再分為：電源線(xiàn)（包含參閱信號線(xiàn)）與地線(xiàn)（包含襯底銜接線(xiàn)）、信號輸入線(xiàn)、信號輸出線(xiàn)，一切這些引線(xiàn)及其內引線(xiàn)都會(huì )產(chǎn)牛寄生效應，而這些寄生效應關(guān)于電路功能的影響，特別是在高速高精度的電路，封裝的寄生效應的影響愈加突出，因而在進(jìn)行此類(lèi)電路規劃時(shí)有必要考慮封裝的寄生效應的影響，在進(jìn)行電路仿真時(shí)就需求包含一個(gè)合理的電路封裝模型，同時(shí)在電路規劃和地圖規劃時(shí)有必要采納許多預防措施來(lái)減小封裝寄生參數的影響。

封裝的寄生參數首要包含有：自感（內引線(xiàn)和外引線(xiàn)），外引線(xiàn)對地電容，外引線(xiàn)之間的互感以及外引線(xiàn)之間的電容等。

自感

一切引線(xiàn)（內引線(xiàn)及外引線(xiàn)）都存在必定的自感，其電感值的巨細首要取決于線(xiàn)的長(cháng)度和封裝類(lèi)型，在現代封裝工藝中其典型值約為2~20nH。

因為電源線(xiàn)與地線(xiàn)是電路中的共用連線(xiàn)，在典型的混合信號lC中，因為連線(xiàn)自感所發(fā)作的噪聲對電路的影響首要體現地電源線(xiàn)與地線(xiàn)上，即所謂的電源和地的電壓“反射”或“噪聲”。當電路中多個(gè)邏輯門(mén)在每個(gè)時(shí)鐘跳變進(jìn)行開(kāi)關(guān)時(shí)，在與其相連的電源線(xiàn)與地線(xiàn)上會(huì )發(fā)作很大的噪聲，所以在混合體系的地圖規劃中一般將模仿模塊與數字模塊的電源線(xiàn)與地線(xiàn)分開(kāi)提供，即所謂的“模仿電源”和“數字電源”。

但是在地圖規劃中不可能絕對地把電源線(xiàn)分成模仿電源與數字電源，有時(shí)還需第三根電源線(xiàn)來(lái)避免模仿電源與數寧電源之間的彼此攪擾。而且能夠使剛多個(gè)焊盤(pán)，多條內引線(xiàn)和多個(gè)封裝引腳，以下降引線(xiàn)的等效電感。也能夠運用一個(gè)大的片上電容來(lái)堅持電源VD與地之間的電壓安穩。

選用片上電容辦法來(lái)解決自感的影響時(shí)，要注意片上電容的伉的挑選，應避免與封裝電感發(fā)作頻率為芯片作業(yè)頻率的諧振（可經(jīng)過(guò)規劃幾個(gè)電阻與該電容串聯(lián)來(lái)破壞諧振）；別的，在CMOS工藝中一般由MOS管構成該電容器，這要求晶體管很大，因而大大增大了芯片面積。

與襯底（內連線(xiàn)也體現出自感。在現代的封裝中，一般選用將管芯經(jīng)過(guò)導電樹(shù)脂直接固定在接地金屬層上，并與幾個(gè)接地的封裝引腳相連，以充沛減小襯底的噪聲，消除襯底連線(xiàn)的自感。

輸入信號有時(shí)也會(huì )遭到引線(xiàn)自感的影響，首要體現在對信號高頻成分的衰減上，也會(huì )表現在瞬態(tài)波形中會(huì )發(fā)作嚴重的阻尼振蕩，然后影響信號的安穩。

互感

內引線(xiàn)和外引線(xiàn)上的瓦感會(huì )把一些噪聲耦合到靈敏信號中，然后對信號發(fā)作影響，關(guān)于模仿電源和模仿輸入都易受數字電源的噪聲或時(shí)鐘線(xiàn)的跳變等影響，此時(shí)有必要對焊盤(pán)結構和位置進(jìn)行認真的規劃，以減小互感的影響。

減小互感的辦法首要有兩種：一是使引線(xiàn)銜接時(shí)相互筆直；二是在靈敏信號的內引線(xiàn)之間刺進(jìn)相對安穩的地線(xiàn)或電源線(xiàn)。當然關(guān)于多個(gè)并聯(lián)線(xiàn)，也可規劃成被地線(xiàn)包圍，以減小互感效應，以至于忽略不計。

同理，在地圖規劃時(shí)也可減小互感，即在布線(xiàn)時(shí)把兩條電流方向相反的引線(xiàn)并排在一起，就可利用互感來(lái)減小自感。所以在規劃焊盤(pán)結構時(shí)應充沛利用這個(gè)性質(zhì)。

別的每個(gè)外引線(xiàn)對地都存在寄生電容，即所謂的自感和互感電容，這可能會(huì )約束電路的輸入帶寬或許添加前一級的負載。更重要的是，這一電容與內引線(xiàn)、外引線(xiàn)上的總電感將發(fā)作必定的諧振頻率，這一頻率能夠被電路中不同的瞬態(tài)電流所鼓勵。因為內引線(xiàn)和外引線(xiàn)的串聯(lián)

電阻較小，因而其品質(zhì)因數(Q)很大，這會(huì )引起強烈的諧振，然后顯著(zhù)地擴大了噪聲。外引線(xiàn)之間的電容會(huì )導致線(xiàn)問(wèn)的附加耦合，這也有必要包含在仿真中。

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