MOS開(kāi)關(guān)

開(kāi)關(guān)在集成電路設計中有很多作用。在模擬電路中，開(kāi)關(guān)被用來(lái)實(shí)現諸如電阻的開(kāi)關(guān)仿真[1]等有用的功能。開(kāi)關(guān)同樣也用于多路選擇、調制和其他許多應用。在數字電路中，開(kāi)關(guān)被用做傳輸門(mén)，并加入了在標準邏輯電路沒(méi)有的尺寸的靈活性。本節的目的是研究與CMOS集成電路兼容的開(kāi)關(guān)特性。

我們從電壓控制開(kāi)關(guān)的特性開(kāi)始。圖4.1-1所示為該器件模型。電壓vc控制開(kāi)關(guān)的狀態(tài)——開(kāi)或關(guān)。電壓控制開(kāi)關(guān)是一個(gè)三端網(wǎng)絡(luò )，其中A、B端組成開(kāi)關(guān)，c端是控制電壓vc作用端。開(kāi)關(guān)最重要的特性是它的導通電阻roN和關(guān)斷電阻rOFF。理想情況下，rON為零而roFF為無(wú)窮大，實(shí)際上并非如此。此外，這些值與端口條件有關(guān)，絕不會(huì )是常數。通常，開(kāi)關(guān)會(huì )有一些電壓偏移，圖4.1-1中用Vos模擬。Vos表示當開(kāi)關(guān)為導通狀態(tài)、電流等于零時(shí)，端點(diǎn)A和B之間存在的小幅值電壓。IOFF表示開(kāi)關(guān)為斷開(kāi)狀態(tài)的漏電流。電流IAIB表示開(kāi)關(guān)端點(diǎn)與地之間的漏電流（或其他電源電壓）。圖4.1-1中偏移源和漏電流的極性是不確定的，圖中的方向是任意標注的。在模擬采樣數據電路應用中，寄生電容是一個(gè)需認真考慮的問(wèn)題。電容CA和CB是開(kāi)關(guān)端A、B與地之間的寄生電容。電容CAB開(kāi)關(guān)端A、B之間的寄生電容。電容CAC和CBC存在于電壓控制端C和開(kāi)關(guān)端A、B之間的寄生電容。電容CAC和CBC的影響稱(chēng)為電荷饋通——由此控制電壓的一部分會(huì )出現在開(kāi)關(guān)A、B端。

MOS技術(shù)的一個(gè)優(yōu)點(diǎn)是可提供一個(gè)性能良好的開(kāi)關(guān)。圖4.1-2顯示了一個(gè)MOS晶體管被用做開(kāi)關(guān)的情況。它的性能可以由圖4.1-1顯示的MOS晶體管大信號模型構成的開(kāi)關(guān)確定?？梢钥吹?，MOS晶體管的漏極或源極做端點(diǎn)A或o取決于端點(diǎn)電壓（即，對n溝道管，如果A端電位高于B，那么A端是漏極，B端是源極）。導通電阻由rD、rs的組合與始終存在的溝道電阻串聯(lián)組成。通常rD和rs的影響很小，所以主要考慮溝道電阻。溝道電阻的表達式可這樣求得：在開(kāi)關(guān)導通狀態(tài)，開(kāi)關(guān)兩端的電壓很小，且VGS很大。因此，MOS器件可以假設工作在非飽和區。式(3.1-1)重寫(xiě)如下以表示這個(gè)狀態(tài)：

式中，VDS比VGS - VT小，但是比零大(VDS為負時(shí)，VGS變?yōu)?VGD)。小信號溝道電阻由下式給出：

式(4.1-2)中的Q是晶體管的靜態(tài)工作點(diǎn)。圖4.1-3說(shuō)明了n溝道管漏極電流隨漏、源電壓變化的曲線(xiàn)，其巾管子的寬長(cháng)比WIL=5/1，VGS等間隔增加。此圖說(shuō)明了MOS管下作的一些重要原理。注意，圖中的曲線(xiàn)并不是關(guān)于Vl=0對稱(chēng)的。這是因為晶體管端（漏、源）開(kāi)關(guān)起著(zhù)Vl過(guò)零的轉換作用。例如，當VI為正時(shí)，B點(diǎn)是漏極，A點(diǎn)為源極，且VBS同定為-2.5V，VGS由給定的VG固定。當V1為負時(shí)，B點(diǎn)為源極，A點(diǎn)為漏極，且VI和VBS連續減少，而VGS增加，從而導致電流增加。

圖4.1-4顯示了當VDS=0.1V、W/L=1、2、5和10時(shí)rON隨VGS變化的圖。從圖中可以看出W/L越大，roN越低。當VGS減到VT(VT=0.7V)時(shí)，rON為無(wú)窮大，因為開(kāi)關(guān)斷開(kāi)。

當VGS小于或等于VT時(shí)，開(kāi)關(guān)斷開(kāi)，理想情況下rOFF為無(wú)窮大。當然，它不可能為無(wú)窮大。但因為它非常大，截止狀態(tài)的性能由漏極-體和源極-體的漏電流決定，就像亞閾值電壓區從漏到隙的漏電流一樣。從源和漏到體的漏電流主要是pn結漏電流，在圖4.1-1中用IA和IB模擬。典型情況下，漏電流在室溫下為1fA/μm2的數量級，且溫度每升高8℃而增長(cháng)一倍（見(jiàn)例2.5-1）。

圖4.1-1中模擬的失調電壓在MOS開(kāi)關(guān)中不存在，因此，在MOS開(kāi)關(guān)性能中不必考慮。圖4.1-1中的電容CA、CB、CAC和CBC直接對應于MOS管的電容CBS、CBD、CGS和CCD（見(jiàn)圖3.2-1）。MOS管的CAB很小，通?？梢院雎?。

開(kāi)關(guān)的一個(gè)重要方面是開(kāi)關(guān)端和控制端問(wèn)電壓的變化范圍。對n溝道MOS管，我們看到柵極電壓應該比源和漏極電壓大得多，以確保MOS管導通。作為p溝道管，柵極電壓應該比源和漏極電壓小得多。典型情況下，n溝道開(kāi)關(guān)的體接最負值（p溝道開(kāi)關(guān)的體接最高電位）。這個(gè)要求可以用n溝道開(kāi)關(guān)來(lái)說(shuō)明。假設柵極的導通電壓是正電源電壓VDD，體接地，保持n溝道開(kāi)關(guān)導通，直到開(kāi)關(guān)端信號（源、漏端電壓近似相等）接近VDD-VT。當信號達到VDD-VT時(shí)，開(kāi)關(guān)開(kāi)始轉向關(guān)斷。n溝道開(kāi)關(guān)的典型電壓如圖4.1-5所示，其中開(kāi)關(guān)被連接在兩個(gè)網(wǎng)絡(luò )中間。

如圖4.1-6所示，考慮利用開(kāi)關(guān)為電容充電。n溝道管被用做升關(guān)，且Vφ是作用在柵極上的控制電壓（時(shí)鐘）。在電路的電荷轉移過(guò)程中，開(kāi)關(guān)的導通電阻起重要作用。例如，當Vφ升高(Vφ>Vin+ VT)，M1將C連接到電壓源vin此時(shí)的等效電路如圖4.1-7所示，可以看做C以時(shí)間常數rON C充電到Vin。為了有效地工作，必須滿(mǎn)足rON C<

考慮這樣一種情況，Vφ為高電平的時(shí)間T=0.1μS，C=0.2pF，那么導通電阻rON必須小于100kΩ才能滿(mǎn)足電荷轉移時(shí)間等于5倍時(shí)間常數。對于5V的時(shí)鐘擺幅和2.5V的Vin以及圖4.1-4中示出的W=L的MOS管，rON≈6.4kΩ。此值在所要求的時(shí)間內進(jìn)行電荷轉移來(lái)說(shuō)已足夠小。我們希望開(kāi)關(guān)盡可能?。淳哂凶钚〉腤xL），從而可以減小來(lái)自柵極的電荷饋通。

圖4.1-6中的開(kāi)關(guān)在關(guān)斷狀態(tài)除了其漏電流之外，對電路的影響很小。圖4.1-8顯示了一個(gè)采樣保持電路，電路中漏電流可能引起嚴重問(wèn)題。如果CH不夠大，那么在保持模式中MOS開(kāi)關(guān)是斷開(kāi)的，漏電流會(huì )使CH充上或放掉相當量的電荷。

在單片集成電路開(kāi)關(guān)中，最嚴重的限制之一是時(shí)鐘饋通效應。時(shí)鐘饋通（也稱(chēng)做電荷注入和電荷饋通）是由于柵到源和漏的耦合電容引起的。這個(gè)耦合會(huì )導致柵極信號（一般是時(shí)鐘）傳送到源極昶I漏極節點(diǎn)，這是一個(gè)雖不希望但卻不可避免的影響。電荷注入涉及一個(gè)復雜的過(guò)程，引起的影響取決于諸如晶體管的版圖、尺寸、源極和漏極節點(diǎn)的阻抗和柵極的波形等一系列因素。試圖對所有這些影響進(jìn)行精確的分析是不可能的——我們用計算機去做！然而，對這些重要影響的定性了解仍是有用的。

考慮適合于研究電荷注入分析的簡(jiǎn)單電路如圖4.1-9(a)所示。圖4.1-9(b)給出了管子的模型，用電阻Rchannel和Cchannel表示溝道電阻和柵-溝道耦合電容。Cchannel和Rchannel值取決于器件(的端口情況。溝道中的分布電阻用Rchannel表示。除溝道電容外還有交疊電容CGSO和CGDO。為了近似計算總溝道電容，可如圖4.1-9(c)所示將耦合電容分成兩個(gè)相等的部分并入柵—源端和柵-漏端。這樣的處理是有益的。

圖4.1-9電路中，電荷隨著(zhù)管子柵極電壓φ1高到低的跳變而產(chǎn)牛的注入是令人感興趣的。此外，考慮柵電壓過(guò)渡的兩種情況（快躍變時(shí)間和慢躍變時(shí)間）很方便。首先考慮慢躍變情況（慢和快的意思很快將會(huì )介紹）。當柵極電壓降低時(shí)，有電荷注入溝道。但是最初管子保持導通狀態(tài)，所以無(wú)論怎樣，注入的電荷只在輸入電壓源VS中流動(dòng)，不會(huì )出現在負載電容CL上。隨著(zhù)柵極電壓降低到某一點(diǎn)，管子截止（當柵極電壓達到VS+VT時(shí)）。當管子截止時(shí)，注入電荷除了流進(jìn)CL之外沒(méi)有其他路徑可走。

對于快躍變的情況，與溝道電阻和溝道電容有關(guān)的時(shí)間常數限制著(zhù)流向電壓源的電荷量，因此當晶體管處于導通狀態(tài)時(shí)，一些注入的溝道電荷就提供給CL以影響其匕的總電荷。

為了對快慢情況有更進(jìn)一步的了解，將柵極電壓模擬為分段恒定波形（一個(gè)量化波形）并考慮每個(gè)跳變過(guò)程中電荷的流動(dòng)，如圖4.1-10所示。圖中，所示的CL電壓的變化范圍表示管子導通時(shí)的工作情況。在兩種情況中，量化的電壓步長(cháng)是相同的，但是步長(cháng)間的時(shí)間是不同的。CL兩端電壓是呈指數變化的，其時(shí)間常數由溝道電阻和溝道電容決定，并不隨快、慢情況而改變。

分析表達式可以得出對管子在快慢情況下工作的近似描述[2]?？紤]柵極電壓從VH到VL的變化（即5.0V到0.0V），其在時(shí)域中可以描述為：

這里的U是VG（t）的斜率。工作在慢躍變時(shí)由以下關(guān)系所確定：

這里VHT定義為：

由電荷注入引起的誤差（所希望的電壓Vs和實(shí)際電壓VcL之間的差）由下式描述：

在快開(kāi)關(guān)情況下由下列關(guān)系確定：

誤差電壓給出為：

下面的例子說(shuō)明由式(4.1-3)到式(4.1-8)所給出的電荷饋通模擬的應用。

例4.1-1  電荷饋通誤差的計算

計算圖4.1-9所示電路中電荷饋通的影響。其中Vs=1.0V,CL=200fF，W/L=0.8μm/0.8μm，VG有兩種情況見(jiàn)下圖的說(shuō)明。模型參數見(jiàn)表3.1-2和表3.2-1。忽略AL和△W的影響。

解：

情況1：第一步要確定表達式中U的值：

在0.2ns之后，從5V跳變到OV，U=25x109V/s。

為了確定工作狀態(tài)，必須首先驗證下面的關(guān)系：

觀(guān)察到在晶體管開(kāi)關(guān)上有反向偏置影響VT，VHT為：

因此給出：

所以為快速狀態(tài)。

由快速狀態(tài)應用式(4.1-8)得：

情況2：第一步要確定表達式中U的值：

在10 ns之后從5V降到OV時(shí)，U=5xl08，于是按照下面的測試表明是慢速狀態(tài)：

這個(gè)例子說(shuō)明了電荷饋通模型的應用。讀者應該得到警示，不要期望從式(4.1-3)到式(4.1-8)得到實(shí)際電路中關(guān)于電荷饋通量的精確答案。這個(gè)模型只是有助于了解各種電路元件和端口條件的影響，以便在最小化設計中出現不希望有的現象。

采用圖4.1-11所示的技術(shù)有可能部分抵消饋通效應。在這里虛擬MOS管MD（這里源和漏被接到信號線(xiàn)，柵極接反相時(shí)鐘端、）被用來(lái)提供與Ml反相的時(shí)鐘饋人。MD的面積可以被設計成提供最小的時(shí)鐘饋通。但遺憾的是，這個(gè)辦法不可能完全消除饋通，并且在某些情況下還會(huì )更糟。另外還必須提供一個(gè)反相時(shí)鐘作用到虛擬開(kāi)關(guān)上?？梢酝ㄟ^(guò)采用最大可能的電容、相對較小幾何尺寸的開(kāi)關(guān)和保持盡可能小的時(shí)鐘擺幅來(lái)減少時(shí)鐘饋通。通常，這些解決方案會(huì )在其他方面產(chǎn)生問(wèn)題，這就需要進(jìn)行一些折中。

單溝道MOS升關(guān)導致的動(dòng)態(tài)范網(wǎng)限制可以采用圖4.1-12所示的CMOS開(kāi)關(guān)加以避免。使用CMOS技術(shù)，開(kāi)關(guān)通常由如圖所示的、并聯(lián)的p溝道和n溝道增強型管構成。在這種結構中，當φ值為低時(shí)，兩只管子均截止，實(shí)現一個(gè)有效的開(kāi)路。當φ值為高時(shí)，兩只管子均導通，給出一個(gè)低阻抗狀態(tài)。p溝道管和n溝道管的體分別連接至最高和最低電位。CMOS開(kāi)關(guān)優(yōu)于單溝道MOS開(kāi)關(guān)的主要方面是在導通狀態(tài)下模擬信號的動(dòng)態(tài)范圍明顯增加。

在圖4.1-13中模擬信號動(dòng)態(tài)范圍的增加是顯然的，圖中畫(huà)出了CMOS開(kāi)關(guān)導通電阻作為輸入電壓函數的變化關(guān)系。此圖中，p溝道管和n溝道管的尺寸這樣來(lái)設置，以至于在相同端口條件下有等效的電阻。雙峰性能是由于當Vin為低電平時(shí)，n溝道管起主導作用，而Vin為高電平（接近VDD）時(shí)p溝道管起主導作用。在中間（VDD/2附近），兩個(gè)管子的并聯(lián)導致出現最低值。中間的凹點(diǎn)是由于遷移率降低的影響，在用LEVEL 1模型分析時(shí)并不明顯。

在本節中，我們已經(jīng)看到MOS管可以構成積分電路中最好的開(kāi)關(guān)之一。它們只需要很小的面積，非常低的功耗，并且在多數應用中能夠提供合理的rON和roFF值。把適宜的開(kāi)關(guān)實(shí)現放進(jìn)設計者的基本設計模塊中將產(chǎn)生一些有趣和有用的電路及系統，這些將在以后幾章介紹。

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