MOS管-襯底偏置效應(yīng)圖文詳解分享-KIA MOS管
信息來源：本站 日期：2023-06-19
襯底偏置效應(yīng)，就是當(dāng)襯底（body/substrate）和源（source）之間的電勢(shì)差Vbs不為零的時(shí)候，所產(chǎn)生的一些效應(yīng)的統(tǒng)稱。
以Bulk NMOS為例，來說一下Vbs不為零的時(shí)候會(huì)發(fā)生什么。
1、第一個(gè)襯底偏置效應(yīng)，閾值電壓（Vth）會(huì)發(fā)生變化。
上圖中，Vthc_7為閾值電壓（具體來說，是用恒定電流法求得的閾值電壓，參考電流為L(zhǎng)g/Wg*10^-7）。Lg為柵氧化層長(zhǎng)度，tox為柵氧化層厚度。柵氧化層寬度Wg=10um。Vds為源漏之間電壓，此處為50mV，處于線性區(qū)。
由上圖我們可以觀察到，在給襯底加上負(fù)偏壓之后，NMOSFET的閾值電壓會(huì)相應(yīng)上升。這是最為重要的一個(gè)襯底偏置效應(yīng)。（上圖中還可以觀測(cè)到短溝道效應(yīng)和反短溝道效應(yīng)，此處不展開）。關(guān)于這一襯底偏置效應(yīng)的解釋，可以從能帶圖來入手。
上圖是一個(gè)NMOS能帶圖。此處需要注意：能帶圖是“能量圖”，是用來表征電子的能量的圖。電子的能量等于 電子所帶電荷*電子的電勢(shì) 。因?yàn)殡娮訋ж?fù)電，所以電勢(shì)越高，能量越低。
如果我們給襯底加上負(fù)壓，那么襯底的電子能量會(huì)變高（也就是圖中G區(qū)域會(huì)變高）。也就是說源漏之間的勢(shì)壘高度會(huì)變高。那么必然需要更大的柵極電壓才能導(dǎo)通源漏，也就是說，閾值電壓變高了。
2、第二個(gè)襯底偏置效應(yīng)，亞閾值擺幅（subthreshold swing）會(huì)變化。
根據(jù)亞閾值擺幅的公式：
上面公式中的CD減小；S會(huì)減小。
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