ESD防護(hù)設(shè)計(jì)-常見(jiàn)ESD保護(hù)電路圖-KIA MOS管

ESD防護(hù)設(shè)計(jì)

ESD防護(hù)設(shè)計(jì)的目的是，當(dāng)集成電路任意兩個(gè)輸入/輸出引腳之間發(fā)生ESD事件時(shí)，集成電路內(nèi)部的ESD防護(hù)系統(tǒng)能及時(shí)開(kāi)啟來(lái)泄放掉大量的瞬時(shí)電流/電壓,使內(nèi)部電路免遭破壞。此外，在集成電路正常工作時(shí)，即未發(fā)生ESD事件時(shí)，ESD系統(tǒng)引入的寄生參數(shù)不會(huì)影響電路的正常工作。

具體要求為：

1、當(dāng)ESD 沖擊出現(xiàn)時(shí)，ESD保護(hù)器件能夠快速開(kāi)啟，高效泄放沖擊大電流，鉗位到安全電壓。

2、在ESD 沖擊下具有一定程度的魯棒性，確保ESD保護(hù)電路自身能夠承受外“部沖擊。

3、當(dāng)IC處于正常工作狀態(tài)時(shí)，ESD保護(hù)器件處于關(guān)閉狀態(tài)，不影響電路正常功能。

4、ESD保護(hù)電路一般在IO pad的周?chē)璞ＷC較小的IO延遲.

5、占用較小的芯片面積，提供較高的ESD保護(hù)能力。

6、保持較高抗門(mén)鎖能力。

7、盡量在不增加額外步驟或掩膜的情況下制造ESD保護(hù)電路。

ESD防護(hù)電路設(shè)計(jì)

ESD保護(hù)電路中器件的使用

在集成電路設(shè)計(jì)中加入ESD保護(hù)電路，當(dāng)ESD來(lái)的時(shí)候，ESD保護(hù)電路發(fā)揮保護(hù)效果，避免集成電路內(nèi)的元件被ESD損傷。

當(dāng)ESD電壓出現(xiàn)在芯片PIN腳上時(shí)，位于該P(yáng)IN腳附近的ESD保護(hù)電路必須及早地導(dǎo)通來(lái)泄放ESD電流。因此，ESD保護(hù)電路所使用的元件必須要具有較高的擊穿電壓或較快的導(dǎo)通速度，同時(shí)也需要注意在芯片正常工作時(shí)ESD保護(hù)電路不能影響芯片功能。

電阻(Diffusion or poly resistor)、二極管(P-N junction)、金屬-氧化物-半導(dǎo)體晶體管(NMOS or PMOS)、厚氧化層元件(Field-oxide device)、寄生的雙極型晶體管(BJT)、寄生的可控硅元件(SCR device)、這類(lèi)器件可以組合使用可單獨(dú)使用。

ESD防護(hù)電路

基于可能發(fā)生的ESD事件分析,ESD可能會(huì)發(fā)生在I/O、PIN與電源和地之間，也會(huì)發(fā)生在不同的I/O PIN之間，也可能出現(xiàn)在電源和地之間，因此對(duì)于ESD保護(hù)電路的設(shè)計(jì)需要考慮所有可能發(fā)生ESD的情形。

ESD防護(hù)電路

常見(jiàn)的ESD保護(hù)電路設(shè)計(jì)

目前現(xiàn)有的ESD保護(hù)電路及其功能模塊的設(shè)計(jì)。

ESD防護(hù)電路的功能模塊和保護(hù)模塊

在全芯片的ESD結(jié)構(gòu)設(shè)計(jì)時(shí)，需注意以下原則：

（1）外圍VDD、VSS走線(xiàn)盡可能寬，減小走線(xiàn)上的電阻;

（2）設(shè)計(jì)一種 VDD-VSS之間的電壓箝位結(jié)構(gòu)，且在發(fā)生ESD時(shí)能提供VDD-VSS直接低阻抗電流泄放通道。對(duì)于面積較大的電路，在芯片的四周各放置一個(gè)這樣的結(jié)構(gòu)，若有可能，在芯片外圍放置多個(gè)VDD、VSS的PAD，也可以增強(qiáng)整體電路的抗ESD能力;

（3）外圍保護(hù)結(jié)構(gòu)的電源及地的走線(xiàn)盡量與內(nèi)部走線(xiàn)分開(kāi)，外圍ESD保護(hù)結(jié)構(gòu)盡量做到均勻設(shè)計(jì)，避免版圖設(shè)計(jì)上出現(xiàn)ESD薄弱環(huán)節(jié);

（4）ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)要在電路的ESD性能、芯片面積、保護(hù)結(jié)構(gòu)對(duì)電路特性的影響如輸入信號(hào)完整性、電路速度、輸出驅(qū)動(dòng)能力等進(jìn)行平衡考慮設(shè)計(jì)，還需要考慮工藝的容差，使電路設(shè)計(jì)達(dá)到化;

（5）在實(shí)際設(shè)計(jì)的一些電路中，有時(shí)沒(méi)有直接的VDD-VSS電壓箝位保護(hù)結(jié)構(gòu)，此時(shí)，VDD-VSS之間的電壓箝位及ESD電流泄放主要利用全芯片整個(gè)電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且N+P+的間距一致。若有空間，則在VDD、VSS的PAD旁邊及四周增加VDD-VSS電壓箝位保護(hù)結(jié)構(gòu)，這樣不僅增強(qiáng)了VDD-VSS模式下的抗ESD能力，也增強(qiáng)了I/O-I/O模式下的抗ESD能力。

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