一、阱構成技術(shù)

在CMOS中，阱可為單阱(single well)、雙阱(twin well)或是倒退阱(retrograde well).雙阱工藝有一些缺陷，如需高溫工藝（超越1 050℃）及長(cháng)擴散時(shí)間（超越8h）來(lái)到達所需2μm~31'm的深度，在這個(gè)工藝中，外表的摻雜濃度是最高的，摻雜濃度隨著(zhù)深度遞加，為了降低工藝溫度和時(shí)間，可應用高能量的離子注入將離子直接注入到想要的深度而不需經(jīng)過(guò)外表擴散，如此一來(lái)，深度由離子注入的能量米決議，因而我們可用不同的注入能景來(lái)設計不同深度的阱．在這個(gè)工藝中，阱的摻雜散布峰值將位于硅襯底中的某個(gè)深度，因此被稱(chēng)為倒退阱，圖14. 25顯現在倒退阱與普通傳統熱擴散阱中摻雜散布的比擬，關(guān)于n型倒退阱與p型倒退阱而言，所需的能?chē)婪謩e為700keV及400keV.如前所提，高能離子注入的優(yōu)點(diǎn)在于叮在低溫及短時(shí)間的條件下構成阱，故可降低橫向擴散及增加器件密度．倒退阱優(yōu)于傳統阱的中央有：①由于在底部的高摻雜濃度，倒退阱的阻值較傳統阱低，所以能夠將閂鎖問(wèn)題降至最低；②溝道阻斷可與倒退阱的離子注入同時(shí)構成，減少工藝步驟與時(shí)間；③在底部較高的阱摻雜能夠降低源極與漏極產(chǎn)生穿通（punch-rhrough，或譯貫串、碰透）的幾率.

二、先進(jìn)隔離技術(shù)

傳統的隔離工藝（14，3，l節）有一些缺陷，使得其不合適用于深亞微米（小于o．25μ.m）工藝，硅的高溫氧化與長(cháng)氧化時(shí)間形成用于溝道阻斷的注入離子（對n-MOSFET而言，通常為硼）侵入有源區域( active  region)并招致VT偏移．因而，橫向氧化會(huì )招致有源器件區域的面積減小，此外，在亞微米隔離的距離中，場(chǎng)氧化層的厚度明顯小于生長(cháng)在寬距離中的場(chǎng)氧化層，溝槽隔離技術(shù)能夠防止這些問(wèn)題，且已成為隔離的主流技術(shù)，圖14. 26顯現構成一深（大于3μm）而窄（小于2μm）的溝槽隔離技術(shù)的工藝次第，其包含四個(gè)步驟：開(kāi)出圖形、刻蝕硅襯底、填充介電資料（如二氧化硅或無(wú)摻雜的多晶硅）及平整化，深溝槽隔離可用于先進(jìn)CMOS與雙極型器件及溝槽式DRAM.由于隔離資料是應用CVD淀積，所以不需求長(cháng)時(shí)間或高溫工藝，且能夠消弭橫向氧化和硼侵入( boron encroachment)的問(wèn)題．

另一個(gè)例子為圖14. 27所示用于CMOS的淺溝槽隔離(shallow trench isolation)（深度小于lμm）．在定義出圖形后（圖14。27(a），刻蝕出溝槽區域[圖14. 27(b》，接著(zhù)重新填入氧化層[圖14.27(C)]．在重新填人氧化層之前，可先停止用于溝道阻斷的離子注入，填入的氧化層高過(guò)溝槽，位于氮化硅上的氧化層應被除去，化學(xué)機械拋光( chemical-mechanicalpolishing，CMP)用來(lái)去除位于氮化硅上的氧化層以得到平整的外表[圖14.27(d)]．由于氮化硅關(guān)于拋光具有高抵御性，所以氮化硅可當作CMP工藝中的掩蔽層，在拋光后，氮化硅和氧化層分別可用磷酸及氫氟酸去除．這個(gè)在一開(kāi)端的平整化步驟，將有助于接下來(lái)定義出多晶硅的圖形及多層金屬連線(xiàn)工藝的平整化.

三、柵極工程技術(shù)

假如我們用n+多晶硅作為PMOS與NMOS的柵極，PMOS的閾值電壓(vTP≈-o．5V~-1．OV)必需用硼離子注入來(lái)調整，這會(huì )使得PMOS的溝道變?yōu)槁癫厥?buried chan-nel)，如圖14. 28(a)所示，當器件尺寸減少至o．25μm以下時(shí)，埋藏式PMOS將會(huì )遭遇很?chē)乐氐亩虦系佬?short channel effect).最值得留意的是短溝道效應有v，下跌、漏場(chǎng)感應的勢壘降落(drain-induced barrier lowering，DIBL)及在關(guān)閉狀態(tài)時(shí)大的漏電流，致使于即便柵極電壓為零，也有漏電流經(jīng)過(guò)源極與漏極．為處理這個(gè)問(wèn)題，關(guān)于PMOS而言，可用p、多晶硅來(lái)取代n+多晶硅，由于功函數(work function)的差別（n+多晶硅與p、多晶硅有1．OeV的差別），外表p型溝道器件并不需求調整VT的硼離子注入，因而，當技術(shù)縮至o．25J'm以下，需求采用雙柵極構造( dual-gate)，即p+多晶硅用于PMOS，n+多晶硅用于NMOS[圖14. 28(b》．外表溝道與埋藏溝道的Vl，比擬如圖14. 29所示，能夠留意到在深亞微米時(shí)，外表溝道器件的Vr下跌比埋藏溝道器件來(lái)得遲緩，這表示具有p+多晶硅的外表溝道器件，很合適用于深亞微米器件的工作，為了構成p’多晶硅柵極，通常用BFz、的離子注入，但是，在高溫時(shí)硼很容易由多晶硅穿過(guò)薄氧化層抵達硅襯底而形成Vr偏移．此外，氟原子的存在會(huì )增加硼的穿透．有幾種辦法能夠降低這個(gè)效應：運用快速退火(rapid thermal annealing)以減少高溫的時(shí)間而降低硼的擴散，運用氮化的二氧化硅層(nitrided oxide)以抑止硼的穿透（由于硼能夠很容易與氮分離而變得較不易挪動(dòng)）；制造多層的多晶硅，應用層與層間的界面去捕捉硼原子.

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