數字電路之MOS特性與邏輯詳細分析-KIA MOS管

數字電路MOS管

MOS，即場(chǎng)效應管，四端器件，S、D、G、B四個(gè)端口可以實(shí)現開(kāi)和關(guān)的邏輯狀態(tài)，進(jìn)而實(shí)現基本的邏輯門(mén)。NMOS和PMOS具有明顯的對偶特性：NMOS高電平打開(kāi)（默認為增強型，使用的是硅柵自對準工藝，耗盡型器件這里不涉及），PMOS低電平打開(kāi)。在忽略方向的情況下，采用共S極接法，有如下特性：

第一張圖是Vds隨Vgs變化的情況，用于描述開(kāi)關(guān)特性。后面的邏輯分析一般基于這個(gè)原理。

第二張圖是Ids隨Vds變化的情況的簡(jiǎn)圖，用于描述MOS的靜態(tài)特性。

MOS的靜態(tài)特性由兩個(gè)區域決定：線(xiàn)性區和飽和區。

前者一般是動(dòng)態(tài)功耗的主要原因，后者是靜態(tài)電壓擺幅的決定因素。

線(xiàn)性區有：Id=μCoxW/L[(Vgs-Vth)Vds-1/2Vds^2]

飽和區有：Id=1/2μCoxW/L(Vgs-Vth)^2

后面的MOS器件一般基于這兩個(gè)區域的電學(xué)特性來(lái)分析總體的電學(xué)特性。電壓擺幅、面積、噪聲容限、功耗、延時(shí)基本上都是源自這個(gè)區域的原理。

CMOS電路及其改進(jìn)

（1）最基本的CMOS電路--反相器

這里是反相器的版圖草圖及電路草圖，用于描述反相器的版圖位置和邏輯關(guān)系。反相器的功能很簡(jiǎn)單，就是將Vout輸出為Vin的反向。

從功耗上看：PMOS和NMOS靜態(tài)不存在同時(shí)導通，即無(wú)靜態(tài)功耗。由于NMOS和PMOS關(guān)斷的延時(shí)，存在動(dòng)態(tài)功耗。

從電壓擺幅上看：NMOS可以將Vout拉到L0（邏輯0），PMOS可以將Vout拉到L1，可以保證全電壓擺幅。

從面積上看：PMOS和NMOS各一個(gè)，標準的CMOS面積，其他電路的面積以其為參考。

從噪聲容限上看：CMOS的標準噪聲容限，以其為參考對比其他電路。

從延時(shí)看：取決于MOS管的工藝，也是其他電路延時(shí)的參考。

噪聲容限的定義

圖中g(shù)代表斜率，兩個(gè)噪聲容限在對稱(chēng)情況下一般相等，有些特殊的設計需要不對稱(chēng)的噪聲容限。可以看到，噪聲容限越大，反相器變化越快，響應速度越快。

組合邏輯分析

（1）電壓擺幅

電平需要能夠維持在L1和L0兩個(gè)狀態(tài)區間內，一旦混亂，就會(huì )出現邏輯錯誤。一般來(lái)說(shuō)，可以使用電平恢復電路維持電壓（一個(gè)反相器與PMOS構成的電平恢復）。對于長(cháng)的邏輯鏈，需要加入BUFF來(lái)維持電壓（這點(diǎn)在傳輸管中尤為重要）。

（2）邏輯延時(shí)

這部分是分析組合電路的延時(shí)的，采用的反相器為標準的估算方法（軟件可以實(shí)測，但是設計時(shí)需要估值），專(zhuān)業(yè)詞匯叫邏輯努力。

標準反相器鏈的延時(shí)T=tp0+tp0*f，其中tp0是空載延時(shí)，f是扇出。f=Cout/Cin,在同尺寸的反相器串聯(lián)時(shí)，f=1，并聯(lián)時(shí)f=N，N為下一級并聯(lián)的個(gè)數。常用術(shù)語(yǔ)FO4即是扇出為4的設計。對于不同的反相器，則需要使用具體的計算得到比例。反相器鏈采用f=F^(1/N)的優(yōu)化規則優(yōu)化。

基于反相器鏈，可以推導CMOS門(mén)鏈的延時(shí)：

反相器常用P:N的W/L為2：1（綜合面積，速度，噪聲，功耗的考慮值），以此為基準可以推出同等最優(yōu)尺寸的與非門(mén)尺寸為2：2：2：2，或非門(mén)尺寸為4：4：1：1，推算原則就是串聯(lián)翻倍，并聯(lián)不變的最優(yōu)尺寸等效規則。

然后是CMOS門(mén)的延時(shí)：d=p+gh，p為基準延時(shí)tp0的倍數，g為電學(xué)努力，h為邏輯努力。

以與非門(mén)為例，得出下面的參數：

p=2（等效兩個(gè)理想反相器），g=4/3(A=2+2,B=2+2),h=Cout/Cin(單鏈，如果有分支，加上b這個(gè)參數，即下一級的負載數）。

優(yōu)化的方法也是一樣的，使得f=F^(1/N),即可實(shí)現最優(yōu)延時(shí)。f=gh，F=GBH，大寫(xiě)即為連乘的小寫(xiě)。

時(shí)序邏輯分析

建立時(shí)間：數據需要提前于時(shí)鐘沿的時(shí)間，

保持時(shí)間：數據需要在時(shí)鐘沿到來(lái)后保持的時(shí)間。

傳輸時(shí)間：數據從存儲單元傳輸到輸出所需的時(shí)間。

具體的分析是復雜的，但是基本的原理是清晰的。建立時(shí)間是為了保證數據能夠存入存儲單元。保持時(shí)間是保證數據能度過(guò)時(shí)鐘觸發(fā)所需的延時(shí)。傳輸時(shí)間是保證存儲單元數據能夠傳輸到輸出。

具體的時(shí)序分析是很復雜的，需要考慮許多參數，如時(shí)鐘的抖動(dòng)和歪斜。一般這些參數都是計算好的，使用者只需根據計算值設計相應的滿(mǎn)足條件即可。基本的修改方法是：對于關(guān)鍵路徑，建立時(shí)間不足降低時(shí)鐘頻率，保持時(shí)間不足加BUFF。

至于如何修改建立時(shí)間和保持時(shí)間，那是電路結構的問(wèn)題，需要設計更加合理的電路。常用的電路結構為C^2MOS結構，即將時(shí)鐘和反相器組合成的MOS時(shí)序電路，有興趣可以查一下。這個(gè)結構可以和多米諾組成流水線(xiàn)的結構。

數字電路-功能模塊

加法器、乘法器、多路選擇器、移位寄存器、存儲器等具有特定邏輯功能的電路所需的是邏輯設計，學(xué)習過(guò)數字電路的都不會(huì )陌生（存儲器就是基于存儲單元的讀寫(xiě)DRAM和基于電容的SRAM），這里已經(jīng)到了module層次了。

這個(gè)層次的設計已經(jīng)可以使用verilog快捷的實(shí)現了。優(yōu)化也可以基于verilog來(lái)調試優(yōu)化每個(gè)門(mén)的位置和數量。

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