CMOS反相器電路,原理圖,版圖分析-KIA MOS管

CMOS反相器電路原理圖,版圖

下圖所示是CMOS反相器電路的原理圖以及物理版圖。物理版圖就可以理解為MASK的圖形，集成電路制造就是根據圖形一層一層光刻、生長(cháng)、注入而實(shí)現的，所以無(wú)論是什么電路圖，最終都必須轉換成物理版圖的圖形，交到工廠(chǎng)去生產(chǎn)。

當然因為知道生產(chǎn)出來(lái)的電路，是一層一層堆疊的，所以CMOS反相器電路實(shí)際剖面圖如下所示。

正常來(lái)說(shuō)VDD與VBBp會(huì )連接在一起，接在VDD上，是PMOS的源端，而VBBn與GND會(huì )連接在一起，接在地上，是NMOS的源端。當然隨著(zhù)工藝尺寸逐步降低，VBBp和VBBn不會(huì )與每一個(gè)門(mén)電路的VDD和GND連接，而是每幾個(gè)電路連接一個(gè)門(mén)電路，這樣做的好處是，節省面積，但因此會(huì )造成襯底偏置電壓（VBS，Substrate Biasing Voltage，偏置與襯底的電壓差）與源端產(chǎn)生少許電壓差，改變閾值電壓VT。一般來(lái)說(shuō)VBS與VT成反比關(guān)系，也就是說(shuō)VBS越大，VT越小，VBS越小VT越大。

對于數字集成電路工程師來(lái)說(shuō)，知道襯底偏置電壓對VT有影響就好，不需要了解太多了。因為在先進(jìn)工藝下，為了做好低功耗設計，有專(zhuān)門(mén)的Body Biasing Generator（BBG）來(lái)微調偏置電壓，以便獲得功耗與性能之間的取舍。降低VT可以提高性能，但帶來(lái)較大漏電；提高VT可以減少漏電，但會(huì )提高性能。

電路分析

首先看CMOS反相器的電路，不同的是，多了一個(gè)CL，負載電容。無(wú)論是什么CMOS門(mén)電路，其輸出一定是要驅動(dòng)一個(gè)負載的，而對于CMOS門(mén)電路來(lái)說(shuō)一般負載指的是金屬連線(xiàn)與地之間的電容，以及下一級電路輸入柵極與地之間的電容。因為MOSFET是電壓控制電流，如果把負載電壓VDD看成邏輯1，地電勢看成邏輯0，那么只是電流是無(wú)法實(shí)現邏輯傳遞的，因此負載電容在被電流充電與放電的過(guò)程中，完成其節點(diǎn)在VDD與地電勢之間跳變，才能真正把邏輯數值傳遞出去。

假設PMOS和NMOS使用相同的VT值，則輸入電壓改變引起輸出電壓變化的曲線(xiàn)（反相器轉移特性曲線(xiàn)）圖如下：

A區域，Vin在0V到VTN之間，因此NMOS截止，PMOS非飽和，但沒(méi)有電流通路，因此沒(méi)有電流，輸出電壓也不會(huì )發(fā)生變化。

B區域，Vin在VTN到1/2VDD之間，NMOS處于飽和狀態(tài)，PMOS處于非飽和狀態(tài)，對于PMOS來(lái)說(shuō)，VDS不大，因此電流不大，電容放電速度比較慢。

C區域，Vin在1/2VDD左右，NMOS和PMOS同時(shí)處于飽和狀態(tài)，放電速度突然增大，對于PMOS來(lái)說(shuō)，很快達到飽和狀態(tài)（VDS增加），而NMOS很快達到非飽和狀態(tài)（VDS減少），進(jìn)入D區域。

D區域，Vin處于1/2VDD到接近（VDD-VTP）區間，NMOS處于非飽和，PMOS處于飽和狀態(tài)，對于NMOS來(lái)說(shuō)，VDS不大，因此電流不大，電容放電速度較慢。

E區域，Vin大于VDD-VTP，PMOS截止，沒(méi)有電流通路，輸出電壓也就固定在0V。

由以上特性可見(jiàn)，當輸入電壓為VDD的時(shí)候，輸出電壓為0V，而輸入電壓為0V時(shí)，輸出電壓為VDD，剛好相反，滿(mǎn)足反相器的邏輯關(guān)系。

再看輸入電壓與電路電流的關(guān)系：

可以看出，只要輸入電壓小于nMOS的VT，或者大于VDD-|VTP|，則電路是不會(huì )產(chǎn)生電流的。只有在這中間區間，才會(huì )產(chǎn)生一個(gè)比較大的電流，特別是兩個(gè)管子都處于飽和狀態(tài)時(shí)。這樣的好處是只要電路不發(fā)生翻轉，就不會(huì )產(chǎn)生電流，而一旦發(fā)生翻轉，因為nMOS和pMOS的互補性，會(huì )快速實(shí)現狀態(tài)轉換，提高性能。

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