【MOS管分享】邏輯門(mén)電路的延時(shí)分析-KIA MOS管

關(guān)于MOS管

NMOS是柵極高電平（VGS > Vt）導(dǎo)通,低電平斷開(kāi),可用來(lái)控制與地之間的導(dǎo)通。適合用于源極接地時(shí)的情況（低端驅(qū)動(dòng)），只要柵極電壓達(dá)到4V或10V就可以了。  

PMOS是柵極低電平（VGS < Vt）導(dǎo)通,高電平斷開(kāi),可用來(lái)控制與電源之間的導(dǎo)通。雖然PMOS可以很方便地用作高端驅(qū)動(dòng)，但由于導(dǎo)通電阻大，價(jià)格貴，替換種類(lèi)少等原因，在高端驅(qū)動(dòng)中，通常還是使用NMOS。

MOS管組成的邏輯電路：

我們常見(jiàn)到的最基本的邏輯門(mén)電路有與門(mén)，或門(mén)以及非門(mén)；

但在實(shí)際的電路中基本上用的基本邏輯門(mén)單位是與非和或非。

例如最常用的 74HC系列與、或、非邏輯器件數(shù)據(jù)手冊(cè)（datasheet）的邏輯原理圖（Logic Diagram），我們會(huì)發(fā)現(xiàn)上面三個(gè)門(mén)會(huì)是下圖那樣的：

我們利用以前教材上的知識(shí)來(lái)化簡(jiǎn)一下這三個(gè)組合邏輯，如下所示：

為什么要用與非、或非實(shí)現(xiàn)這些基本的門(mén)電路？

先要清楚CMOS邏輯電路設(shè)計(jì)中的基本的門(mén)電路的樣子：

（1）“非門(mén)”邏輯構(gòu)造：

上面帶圓圈的是PMOS晶體管，下面是NMOS晶體管，從開(kāi)關(guān)的角度來(lái)看，PMOS管相當(dāng)于PNP三極管，輸入為“1”時(shí)截止，輸入為“0”時(shí)導(dǎo)通；而NMOS則相當(dāng)于NPN三極管，輸入為“1”時(shí)導(dǎo)通，輸入為“0”時(shí)截止；

當(dāng)輸入為“0”時(shí)，下面的NMOS截止，而上面的PMOS導(dǎo)通將輸出拉為高電平，即輸出“1”。當(dāng)輸入為“1”時(shí)，上面的PMOS截止，而下面的NMOS導(dǎo)通將輸出拉為低電平，即輸出“0”，很明顯，這就是個(gè)“非門(mén)”邏輯。

（2）“與非門(mén)”邏輯的結(jié)構(gòu)：

當(dāng)上圖中的任何一個(gè)輸入（A或B）為低時(shí)，都將有一只PMOS導(dǎo)通，從而將輸出Y拉高，因此該電路是“與非門(mén)”邏輯，那么“與門(mén)”邏輯就是在“與非門(mén)”后面加一級(jí)“非門(mén)”了，如下圖所示：

如果直接反過(guò)來(lái)的話也可以實(shí)現(xiàn)所謂的與門(mén)，但是我們需要注意的是NMOS可以有效地傳輸?shù)碗娖剑琍MOS可以有效的傳輸高電平，兩者相配合就可以達(dá)到軌對(duì)軌的輸出，相反則有損耗。

（3）“或非門(mén)”的實(shí)現(xiàn)

為什么要插入那么多的非門(mén)？

實(shí)際上這樣做的目的是優(yōu)化邏輯門(mén)，減少延時(shí)。CMOS集成電路中的最有延時(shí)告訴我們，存在最優(yōu)級(jí)數(shù)，最少級(jí)數(shù)不一定是最優(yōu)的

第二個(gè)實(shí)現(xiàn)非門(mén)是最優(yōu)的，可以獲得最快的速度。

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