電路設計誤區的14項解析及模擬電路設計注意事項

在解析電路設計誤區之前，我們先來(lái)看看電子電路設計基本流程。

1、先分析所要實(shí)現的功能，并對其功能進(jìn)行歸類(lèi)整合，明確輸入變量、輸出變量和中間變量。

2、提出電路的功能要求，明確各功能塊的功能及其相互間的連接關(guān)系，并作框圖設計。

3、確定或者設計各單元電路，確定其中的主要器件，給出單元電路圖。

4、整合各單元電路，規范設計統一的供電電路即電源電路，并做好級聯(lián)的設計。

5、設計詳盡電路全圖，確定全部元器件并給出需用元器件清單。

6、根據元器件和電路設計印制電路板圖，并給出相應的元器件分布圖、接線(xiàn)圖等。如果是整機的，一般還要提供整機結構圖。

7、實(shí)現工藝比較復雜以及有特殊工藝要求的，需要給出工藝要求說(shuō)明，或者給出工藝設計報告。

8、進(jìn)行業(yè)余設計或者屬于單體實(shí)驗開(kāi)發(fā)類(lèi)的電路設計時(shí)，還要經(jīng)過(guò)調試與測試。并給出實(shí)驗與測試的結果。

9、寫(xiě)出設計說(shuō)明書(shū)或者設計報告。

集成電路設計流程

1、電路設計

依據電路功能完成電路的設計。

2、前仿真

電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數的仿真。

3、版圖設計（Layout）

依據所設計的電路畫(huà)版圖。一般使用Cadence軟件。

4、后仿真

對所畫(huà)的版圖進(jìn)行仿真，并與前仿真比較，若達不到要求需修改或重新設計版圖。

5、后續處理

將版圖文件生成GDSII文件交予Foundry流片。

電路設計誤區解析
電路設計誤區（一）

誤區一：這板子的PCB 設計要求不高，就用細一點(diǎn)的線(xiàn)，自動(dòng)布吧。

點(diǎn)評：自動(dòng)布線(xiàn)必然要占用更大的PCB 面積，同時(shí)產(chǎn)生比手動(dòng)布線(xiàn)多好多倍的過(guò)孔，在批量很大的產(chǎn)品中，PCB 廠(chǎng)家降價(jià)所考慮的因素除了商務(wù)因素外，就是線(xiàn)寬和過(guò)孔數量，它們分別影響到PCB 的成品率和鉆頭的消耗數量，節約了供應商的成本，也就給降價(jià)找到了理由。

電路設計誤區（二）

誤區二：這些總線(xiàn)信號都用電阻拉一下，感覺(jué)放心些。

點(diǎn)評：信號需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號，電流也就幾十微安以下，但拉一個(gè)被驅動(dòng)了的信號，其電流將達毫安級，現在的系統常常是地址數據各32位，可能還有244/245 隔離后的總線(xiàn)及其它信號，都上拉的話(huà)，幾瓦的功耗就耗在這些電阻上了。

電路設計誤區（三）

誤區三：CPU 和FPGA的這些不用的I/O 口怎么處理呢？先讓它空著(zhù)吧，以后再說(shuō)。

點(diǎn)評：不用的I/O 口如果懸空的話(huà)，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復振蕩的輸入信號了，而MOS 器件的功耗基本取決于門(mén)電路的翻轉次數。如果把它上拉的話(huà)，每個(gè)引腳也會(huì )有微安級的電流，所以最好的辦法是設成輸出（當然外面不能接其它有驅動(dòng)的信號）。

電路設計誤區（四）

誤區四：這款FPGA還剩這么多門(mén)用不完，可盡情發(fā)揮吧。

點(diǎn)評：FGPA的功耗與被使用的觸發(fā)器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時(shí)刻的功耗可能相差100 倍。盡量減少高速翻轉的觸發(fā)器數量是降低FPGA功耗的根本方法。

電路設計誤區（五）

誤區五：這些小芯片的功耗都很低，不用考慮。

點(diǎn)評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個(gè)ABT16244，沒(méi)有負載的話(huà)耗電大概不到1 毫安，但它的指標是每個(gè)腳可驅動(dòng)60毫安的負載（如匹配幾十歐姆的電阻），即滿(mǎn)負荷的功耗最大可達60*16=960mA ，當然只是電源電流這么大，熱量都落到負載身上了。

電路設計誤區（六）

誤區六：存儲器有這么多控制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操作時(shí)數據出來(lái)得快多了。

點(diǎn)評：大部分存儲器的功耗在片選有效時(shí)（不論OE和WE如何）將比片選無(wú)效時(shí)大100 倍以上，所以應盡可能使用CS來(lái)控制芯片，并且在滿(mǎn)足其它要求的情況下盡可能縮短片選脈沖的寬度。

電路設計誤區（七）

誤區七：這些信號怎么都有過(guò)沖啊？只要匹配得好，就可消除了。

點(diǎn)評：除了少數特定信號外（如100BASE-T 、CML ），都是有過(guò)沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL 的輸出阻抗不到50歐姆，有的甚至20歐姆，如果也用這么大的匹配電阻的話(huà)，那電流就非常大了，功耗是無(wú)法接受的，另外信號幅度也將小得不能用，再說(shuō)一般信號在輸出高電平和輸出低電平時(shí)的輸出阻抗并不相同，也沒(méi)辦法做到完全匹配。所以對TTL 、LVDS、422 等信號的匹配只要做到過(guò)沖可以接受即可。

電路設計誤區（八）

誤區八：降低功耗都是硬件人員的事，與軟件沒(méi)關(guān)系。

點(diǎn)評：硬件只是搭個(gè)舞臺，唱戲的卻是軟件，總線(xiàn)上幾乎每一個(gè)芯片的訪(fǎng)問(wèn)、每一個(gè)信號的翻轉差不多都由軟件控制的，如果軟件能減少外存的訪(fǎng)問(wèn)次數（多使用寄存器變量、多使用內部CACHE 等）、及時(shí)響應中斷（中斷往往是低電平有效并帶有上拉電阻）及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。

電路設計誤區（九）

誤區九：CPU 用大一點(diǎn)的CACHE ，就應該快了。

點(diǎn)評：CACHE 的增大，并不一定就導致系統性能的提高，在某些情況下關(guān)閉CACHE 反而比使用CACHE 還快。原因是搬到CACHE 中的數據必須得到多次重復使用才會(huì )提高系統效率。所以在通信系統中一般只打開(kāi)指令CACHE ，數據CACHE 即使打開(kāi)也只局限在部分存儲空間，如堆棧部分。同時(shí)也要求程序設計要兼顧CACHE 的容量及塊大小，這涉及到關(guān)鍵代碼循環(huán)體的長(cháng)度及跳轉范圍，如果一個(gè)循環(huán)剛好比CACHE 大那么一點(diǎn)點(diǎn)，又在反復循環(huán)的話(huà)，那就慘了。

電路設計誤區（十）

誤區十：存儲器接口的時(shí)序都是廠(chǎng)家默認的配置，不用修改的。

點(diǎn)評：BSP 對存儲器接口設置的默認值都是按最保守的參數設置的，在實(shí)際應用中應結合總線(xiàn)工作頻率和等待周期等參數進(jìn)行合理調配。有時(shí)把頻率降低反而可提高效率，如RAM 的存取周期是70ns，總線(xiàn)頻率為40M 時(shí)，設3 個(gè)周期的存取時(shí)間，即75ns即可；若總線(xiàn)頻率為50M 時(shí)，必須設為4 個(gè)周期，實(shí)際存取時(shí)間卻放慢到了80ns。

電路設計誤區（十一）

誤區十一：這個(gè)CPU 帶有DMA 模塊，用它來(lái)搬數據肯定快。

點(diǎn)評：真正的DMA 是由硬件搶占總線(xiàn)后同時(shí)啟動(dòng)兩端設備，在一個(gè)周期內這邊讀，那邊寫(xiě)。但很多嵌入CPU 內的DMA 只是模擬而已，啟動(dòng)每一次DMA 之前要做不少準備工作（設起始地址和長(cháng)度等），在傳輸時(shí)往往是先讀到芯片內暫存，然后再寫(xiě)出去，即搬一次數據需兩個(gè)時(shí)鐘周期，比軟件來(lái)搬要快一些（不需要取指令，沒(méi)有循環(huán)跳轉等額外工作），但如果一次只搬幾個(gè)字節，還要做一堆準備工作，一般還涉及函數調用，效率并不高。所以這種DMA 只對大數據塊才適用。

電路設計誤區（十二）

誤區十二：100M的數據總線(xiàn)應該算高頻信號，至于這個(gè)時(shí)鐘信號頻率才8K，問(wèn)題不大。

點(diǎn)評：數據總線(xiàn)的值一般是由控制信號或時(shí)鐘信號的某個(gè)邊沿來(lái)采樣的，只要針對這個(gè)邊沿保持足夠的建立時(shí)間和保持時(shí)間即可，此范圍之外有干擾也罷過(guò)沖也罷都不會(huì )有多大影響（當然過(guò)沖最好不要超過(guò)芯片所能承受的最大電壓值），但時(shí)鐘信號不管頻率多低（其實(shí)頻譜范圍是很寬的），它的邊沿才是關(guān)鍵的，必須保證其單調性，并且跳變時(shí)間需在一定范圍內。

電路設計誤區（十三）

誤區十三：既然是數字信號，邊沿當然是越陡越好。

點(diǎn)評：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號就越容易輻射（如微波電臺可做成手機，而長(cháng)波電臺很多國家都做不出來(lái)），也就越容易干擾別的信號，而自身在導線(xiàn)上的傳輸質(zhì)量卻變得越差，因此能用低速芯片的盡量使用低速芯片。

電路設計誤區（十四）

誤區十四：信號匹配真麻煩，如何才能匹配好呢？

點(diǎn)評：總的原則是當信號在導線(xiàn)上的傳輸時(shí)間超過(guò)其跳變時(shí)間時(shí)，信號的反射問(wèn)題才顯得重要。信號產(chǎn)生反射的原因是線(xiàn)路阻抗的不均勻造成的，匹配的目的就是為了使驅動(dòng)端、負載端及傳輸線(xiàn)的阻抗變得接近。但能否匹配得好，與信號線(xiàn)在PCB 上的拓撲結構也有很大關(guān)系，傳輸線(xiàn)上的一條分支、一個(gè)過(guò)孔、一個(gè)拐角、一個(gè)接插件、不同位置與地線(xiàn)距離的改變等都將使阻抗產(chǎn)生變化，而且這些因素將使反射波形變得異常復雜，很難匹配，因此高速信號僅使用點(diǎn)到點(diǎn)的方式，盡可能地減少過(guò)孔、拐角等問(wèn)題。

模擬電路設計注意事項

（1）為了獲得具有良好穩定性的反饋電路，通常要求在反饋環(huán)外面使用一個(gè)小電阻或扼流圈給容性負載提供一個(gè)緩沖。

（2）積分反饋電路通常需要一個(gè)小電阻（約560歐）與每個(gè)大于10pF的積分電容串聯(lián)。

（3）在反饋環(huán)外不要使用主動(dòng)電路進(jìn)行濾波或控制EMC的RF帶寬，而只能使用被動(dòng)元件（最好為RC電路）。僅僅在運放的開(kāi)環(huán)增益比閉環(huán)增益大的頻率下，積分反饋方法才有效。在更高的頻率下，積分電路不能控制頻率響應。

（4）為了獲得一個(gè)穩定的線(xiàn)性電路，所有連接必須使用被動(dòng)濾波器或其他抑制方法（如光電隔離）進(jìn)行保護。

（5）使用EMC濾波器，并且與IC相關(guān)的濾波器都應該和本地的0V參考平面連接。

（6）在外部電纜的連接處應該放置輸入輸出濾波器，任何在沒(méi)有屏蔽系統內部的導線(xiàn)連接處都需要濾波，因為存在天線(xiàn)效應。另外，在具有數字信號處理或開(kāi)關(guān)模式的變換器的屏蔽系統內部的導線(xiàn)連接處也需要濾波。

（7）在模擬IC的電源和地參考引腳需要高質(zhì)量的RF去耦，這一點(diǎn)與數字IC一樣。但是模擬IC通常需要低頻的電源去耦，因為模擬元件的電源噪聲抑制比（PSRR）在高于1KHz后增加很少。在每個(gè)運放、比較器和數據轉換器的模擬電源走線(xiàn)上都應該使用RC或LC濾波。電源濾波器的拐角頻率應該對器件的PSRR拐角頻率和斜率進(jìn)行補償，從而在整個(gè)工作頻率范圍內獲得所期望的PSRR。

（8）對于高速模擬信號，根據其連接長(cháng)度和通信的最高頻率，傳輸線(xiàn)技術(shù)是必需的。即使是低頻信號，使用傳輸線(xiàn)技術(shù)也可以改善其抗干擾性，但是沒(méi)有正確匹配的傳輸線(xiàn)將會(huì )產(chǎn)生天線(xiàn)效應。

（9）避免使用高阻抗的輸入或輸出，它們對于電場(chǎng)是非常敏感的。

（10）由于大部分的輻射是由共模電壓和電流產(chǎn)生的，并且因為大部分環(huán)境的電磁干擾都是共模問(wèn)題產(chǎn)生的，因此在模擬電路中使用平衡的發(fā)送和接收（差分模式）技術(shù)將具有很好的EMC效果，而且可以減少串擾。平衡電路（差分電路）驅動(dòng)不會(huì )使用0V參考系統作為返回電流回路，因此可以避免大的電流環(huán)路，從而減少RF輻射。

（11）比較器必須具有滯后（正反饋），以防止因為噪聲和干擾而產(chǎn)生的錯誤的輸出變換，也可以防止在斷路點(diǎn)產(chǎn)生振蕩。不要使用比需要速度更快的比較器（將dV/dt保持在滿(mǎn)足要求的范圍內，盡可能低）。

（12）有些模擬IC本身對射頻場(chǎng)特別敏感，因此常常需要使用一個(gè)安裝在PCB上，并且與PCB的地平面相連接的小金屬屏蔽盒，對這樣的模擬元件進(jìn)行屏蔽。注意，要保證其散熱條。

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