MOSFET管開(kāi)關(guān)電流波形問(wèn)題及MOSFET基本特性 工作原理詳解-KIA MOS管
信息來(lái)源：本站 日期：2019-07-05
1、MOSFET的結構
MOSFET的內部結構和電氣符號如圖1所示；其導通時(shí)只有一種極性的載流子（多子）參與導電，是單極型晶體管。導電機理與小功率mos管相同，但 結構上有較大區別，小功率MOSFET管是橫向導電器件，功率MOSFET大都采用垂直導電結構，又稱(chēng)為VMOSFET（Vertical MOSFET），大大提高了MOSFET器件的耐壓和耐電流能力。
按垂直導電結構的差異，又分為利用V型槽實(shí)現垂直導電的VVMOSFET和具有垂直導電雙擴散MOS結構的VDMOSFET（Vertical Double-diffused MOSFET），本文主要以VDMOS器件為例進(jìn)行討論。
功率MOSFET為多元集成結構，如國際整流器公司（International Rectifier）的HEXFET采用了六邊形單元；西門(mén)子公司（Siemens）的SIPMOSFET采用了正方形單元；摩托羅拉公司 （Motorola）的TMOS采用了矩形單元按“品”字形排列。
2、MOSFET的工作原理
截止：漏源極間加正電源，柵源極間電壓為零。P基區與N漂移區之間形成的PN結J1反偏，漏源極之間無(wú)電流流過(guò)。
導電：在柵源極間加正電壓UGS，柵極是絕緣的，所以不會(huì )有柵極電流流過(guò)。但柵極的正電壓會(huì )將其下面P區中的空穴推開(kāi)，而將P區中的少子—電子吸引到柵極下面的P區表面
當UGS大于UT（開(kāi)啟電壓或閾值電壓）時(shí)，柵極下P區表面的電子濃度將超過(guò)空穴濃度，使P型半導體反型成N型而成為反型層，該反型層形成N溝道而使PN結J1消失，漏極和源極導電。
MOS管開(kāi)關(guān)電路是利用MOS管柵極（g）控制MOS管源極（s）和漏極（d）通斷的原理構造的電路。因MOS管分為N溝道與P溝道，所以開(kāi)關(guān)電路也主要分為兩種。
1、 P溝道MOS管開(kāi)關(guān)電路
路編輯PMOS的特性，Vgs小于一定的值就會(huì )導通，適合用于源極接VCC時(shí)的情況（高端驅動(dòng)）。需要注意的是，Vgs指的是柵極G與源極S的電壓，即柵極低于電源一定電壓就導通，而非相對于地的電壓。但是因為PMOS導通內阻比較大，所以只適用低功率的情況。大功率仍然使用N溝道MOS管。
2、 N溝道mos管開(kāi)關(guān)電路
NMOS的特性，Vgs大于一定的值就會(huì )導通，適合用于源極接地時(shí)的情況（低端驅動(dòng)），只要柵極電壓大于參數手冊中給定的Vgs就可以了，漏極D接電源，源極S接地。需要注意的是Vgs指的是柵極G與源極S的壓差，所以當NMOS作為高端驅動(dòng)時(shí)候，當漏極D與源極S導通時(shí)，漏極D與源極S電勢相等，那么柵極G必須高于源極S與漏極D電壓，漏極D與源極S才能繼續導通。
MOSFET管開(kāi)關(guān)電流波形問(wèn)題解析如下：
這里就用MOSFET代替BJT了，所以ids = ic，Vds=Vce，Coss也就是Cds代表輸出電容。簡(jiǎn)單來(lái)說(shuō)就是當MOS管一開(kāi)始導通時(shí)輸出電容Coss還保持Vds電壓，隨著(zhù)Ids電流越來(lái)越大，Vds電壓終于保持不住，開(kāi)始下降。直到管子完全開(kāi)啟。比較詳細的開(kāi)啟過(guò)程是由Miller Plateau造成的，這里借用了網(wǎng)上一些解釋Miller Plateau的圖，如果有不清楚的就請見(jiàn)諒了。
階段1，Vgs 《 Vth，管子是關(guān)斷的，所以Ids = 0，Vds=high，ig充電Cgs。
階段2，Vgs 》 Vth，管子開(kāi)啟，Ids從0增加到iL被外部電流源電感鉗住，Coss（Cds）上電壓不能突變，保持Vds。
階段3，進(jìn)入Miller plateau，Vgs 》 Vth，管子仍然保持開(kāi)啟，Coss開(kāi)始discharge，Vds電壓開(kāi)始下降，于此同時(shí)Cgd開(kāi)始被ig充電。Vg保持不變。
階段4，Vd下降到接近0點(diǎn)，ig繼續給ig充電Cgs和Cgd充電。
階段5，Vg到達gate driver預定的電壓，管子開(kāi)啟過(guò)程完成。
關(guān)斷過(guò)程和開(kāi)啟過(guò)程類(lèi)似，也會(huì )有Miller plateau效應。
我們可以看到，如果如果MOS管開(kāi)啟時(shí)VDS上有原始電壓，那么MOS開(kāi)啟過(guò)程中就會(huì )有Ids和Vds的重疊，那么會(huì )帶來(lái)Switching Loss。由于Coss上的能量在極短時(shí)間內被釋放，電容上能量會(huì )損失掉（換算為L(cháng)oss為0.5*Coss*Vds^2*fs），而且只要是非零電壓開(kāi)啟（Non Zero Voltage Switching），會(huì )給PCB和MOS的寄生電感與電容形成的諧振腔（resonant tank）引入比較大的dv/dt或者di/dt激勵，引起比較大的ringing，甚至超過(guò)管子的額定電壓，燒毀管子。
那么我們可以避免這種情況的發(fā)生嗎？答案是可以的，也就是很多人提到的Zero Voltage Switching，雖然會(huì )付出一定的代價(jià)。我們先看如何能實(shí)現軟開(kāi)關(guān)開(kāi)啟Zero Voltage Switching Turn on。
實(shí)現ZVS turn on很簡(jiǎn)單，只需要在我們開(kāi)啟管子前，Vds上的電壓為零就好，這樣Ids和Vds就沒(méi)有重疊了，turn on switching loss為零，沒(méi)有high di/dt， dv/dt問(wèn)題，沒(méi)有ringing，完美！那么如何實(shí)現ZVS turn on呢？個(gè)人覺(jué)得分兩種情況討論：1為PWM converter，2為resonant converter（諧振變換器）。
一、對于PWM converter，就拿最簡(jiǎn)單的兩個(gè)管子的half bridge（其實(shí)也就是buck converter）做例子。
對于half bridge 實(shí)現ZVS turn on，我們希望當上管Q1開(kāi)啟時(shí)電流是流進(jìn)switching node （vsw）的，也就是圖中電感電流為負值，當下管Q2開(kāi)啟時(shí)我們希望電流是流出switching node （vsw）的，也就是電感電流為正值。為什么這樣就可以實(shí)現ZVS turn on了呢？我們就看上管Q1開(kāi)啟過(guò)程。
如果電感電流iL為負，這時(shí)候我們先關(guān)閉Q2，這時(shí)候Q1還未開(kāi)啟，在這個(gè)deadTIme中iL會(huì )charge Q2的Coss，使Vsw抬高到Vin，當然不能超過(guò)Vin，因為Q1的body diode會(huì )導通，鉗位住Vsw到Vin，這時(shí)候Q1的Vds就是Vin-Vsw=0，這時(shí)候我們開(kāi)啟Q1就實(shí)現ZVS了。同理對于Q2開(kāi)啟時(shí)，如果電感電流為正，那么當我們首先關(guān)閉Q1管時(shí)，Vsw就會(huì )被電感電流拉低到0，因為iL》0， Q2的Coss會(huì )discharged到0，然后我們再開(kāi)啟Q2，就可以達到ZVS了。
這里我有一張其他Topology的PWM converter的波形圖，也和buck工作原理類(lèi)似，大概可以看看基本原理，也就是電感電流為負時(shí)，Q1可以實(shí)現ZVS，讓Vsw的ringing比較小。而當電感電流為正時(shí)，實(shí)現不了ZVS，Vsw的ringing就比較大了。
二， 對于resonant converter，其實(shí)道理類(lèi)似，我們也希望在我們開(kāi)啟管子前，Vds上的電壓為零。那么對于resonant converter的half bridge，我們希望看到的impedance為inducTIve，也就是感性的，這樣switching node流出的電流I就會(huì )滯后于電壓V，現在ZVS turn on。
這是因為如果電流I是滯后與電壓V的，這樣在Q1開(kāi)啟之前電流I為負值就會(huì )charge Q2的Coss，同時(shí)discharge Q1的Coss，讓V到Vin，這樣Q1就實(shí)現ZVS turn on了。Q2開(kāi)啟之前，電流I為正，也會(huì )discharge Q2的Coss，和charge Q1的Coss，讓V到0，這樣Q2就實(shí)現ZVS了。
總結起來(lái)，要實(shí)現ZVS turn on，對于PWM，需要電感電流為負，而且需要足夠的deadTIme；對于resonant converter，需要impedance為inducTIve，而且也需要deadtime。那么有人可能要問(wèn)，對于PWM converter到底電感電流為多負？deadtime至少為多少可以保證ZVS？對于resonant converter， impedance 到底為多少？deadtime為多少可以保證ZVS？
要回答這個(gè)定量問(wèn)題，其實(shí)是不那么簡(jiǎn)單的。對于PWM converter，參考quasi-square-wave
ZVS buck converters，我們是可以畫(huà)出state plane，然后根據state plane圖的幾何關(guān)系定量分析出來(lái)的，但是非常繁瑣，常常是七八個(gè)三角函數等式求解。所以我個(gè)人愚見(jiàn)，在設計上，就讓開(kāi)關(guān)頻率小點(diǎn)，電感值小點(diǎn)，讓電感電流ripple足夠大，能達到負值就差不多了。對于resonant
converter，倒是可以簡(jiǎn)單地通過(guò)積分方法，算出i與t的積分，讓這個(gè)it積分大于Coss上的charge就行。比如已知impedance，算出V與I的phase shift，然后換算成時(shí)間td，然后在td上對電感電流進(jìn)行積分，只要這個(gè)積分大于等于Coss*Vin就行了。
說(shuō)了soft switching， ZVS這么多好處，我們談?wù)剆oft switching的弊端。對于PWM converter我們可以看到為了實(shí)現ZVS，我們減小了電感值，讓電感電流ripple變大，最終達到負值，實(shí)現了ZVS，但是付出的代價(jià)就是inductor current的RMS值變大，各個(gè)元器件的導通損耗（conduction loss）變大，所以我們是犧牲了conduction loss換取switching loss和小ringing。
而且如果輸出電流越大，我們需要實(shí)現ZVS的難度更大，需要進(jìn)一步增大ripple，造成RMS電流進(jìn)一步增大，很有可能得不償失，造成converter整體效率下降。對于resonant converter，在頻率很高的情況下，有時(shí)候需要讓impedance非常inductive，也就是I滯后于V非常厲害才能有足夠的charge q來(lái)實(shí)現ZVS，這其實(shí)也是變相降低了有功功率的傳輸，因為V和I的phase lag比較大，造成了converter的circulating current比較大，RMS電流值增大，也是增大了conduction loss。
所以在設計或者考慮ZVS等soft switching時(shí)需要對系統有個(gè)整體loss的把握，在conduction loss和switching loss之間做好trade-off，這樣才能設計出效率最高，最棒的converter。
漏極電流ID和柵源間電壓UGS的關(guān)系稱(chēng)為MOSFET的轉移特性，ID較大時(shí)，ID與UGS的關(guān)系近似線(xiàn)性，曲線(xiàn)的斜率定義為跨導Gfs MOSFET的漏極伏安特性（輸出特性）：截止區（對應于GTR的截止區）；飽和區（對應于GTR的放大區）；非飽和區（對應于GTR的飽和區）。
電力 MOSFET工作在開(kāi)關(guān)狀態(tài)，即在截止區和非飽和區之間來(lái)回轉換。電力MOSFET漏源極之間有寄生二極管，漏源極間加反向電壓時(shí)器件導通。電力 MOSFET的通態(tài)電阻具有正溫度系數，對器件并聯(lián)時(shí)的均流有利。
開(kāi)通過(guò)程；開(kāi)通延遲時(shí)間td(on) —up前沿時(shí)刻到uGS=UT并開(kāi)始出現iD的時(shí)刻間的時(shí)間段；
上升時(shí)間tr— uGS從uT上升到MOSFET進(jìn)入非飽和區的柵壓UGSP的時(shí)間段；iD穩態(tài)值由漏極電源電壓UE和漏極負載電阻決定。UGSP的大小和iD的穩態(tài)值有關(guān)，UGS達到UGSP后，在up作用下繼續升高直至達到穩態(tài)，但iD已不變。開(kāi)通時(shí)間ton—開(kāi)通延遲時(shí)間與上升時(shí)間之和。
關(guān)斷延遲時(shí)間td(off) —up下降到零起，Cin通過(guò)Rs和RG放電，uGS按指數曲線(xiàn)下降到UGSP時(shí)，iD開(kāi)始減小為零的時(shí)間段。下降時(shí)間tf— uGS從UGSP繼續下降起，iD減小，到uGS關(guān)斷時(shí)間toff—關(guān)斷延遲時(shí)間和下降時(shí)間之和。
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