低功耗mos管知識詳解及mos管原廠(chǎng)供貨、選型參考資料-KIA MOS管
信息來(lái)源：本站 日期：2018-09-11
隨著(zhù)計算機技術(shù)和微電子技術(shù)的迅速發(fā)展，嵌入式系統應用領(lǐng)域越來(lái)越廣泛。節能是全球化的熱潮，如計算機里的許多芯片過(guò)去用5V供電，現在用3.3V、1.8V，并提出了綠色系統的概念。很多廠(chǎng)商很注重微控制器的低功耗問(wèn)題。電路與系統的低功耗設計一直都是電子工程技術(shù)人員設計時(shí)需要考慮的重要因素。
介紹低功耗mos管供應商信息，深圳市可易亞半導體科技有限公司.是一家專(zhuān)業(yè)從事中、大、功率場(chǎng)效應管(MOSFET)、快速恢復二極管、三端穩壓管開(kāi)發(fā)設計，集研發(fā)、生產(chǎn)和銷(xiāo)售為一體的國家高新技術(shù)企業(yè)。
2005年在深圳福田，KIA半導體開(kāi)啟了前行之路，注冊資金1000萬(wàn)，辦公區域達1200平方，已經(jīng)擁有了獨立的研發(fā)中心，研發(fā)人員以來(lái)自韓國(臺灣)超一流團隊，可以快速根據客戶(hù)應用領(lǐng)域的個(gè)性來(lái)設計方案，同時(shí)引進(jìn)多臺國外先進(jìn)設備，業(yè)務(wù)含括功率器件的直流參數檢測、雪崩能量檢測、可靠性實(shí)驗、系統分析、失效分析等領(lǐng)域。強大的研發(fā)平臺，使得KIA在工藝制造、產(chǎn)品設計方面擁有知識產(chǎn)權35項，并掌握多項場(chǎng)效應管核心制造技術(shù)。自主研發(fā)已經(jīng)成為了企業(yè)的核心競爭力。
強大的研發(fā)平臺，使得KIA在工藝制造、產(chǎn)品設計方面擁有知識產(chǎn)權35項，并掌握多項場(chǎng)效應管核心制造技術(shù)。自主研發(fā)已經(jīng)成為了企業(yè)的核心競爭力。
KIA半導體的產(chǎn)品涵蓋工業(yè)、新能源、交通運輸、綠色照明四大領(lǐng)域，不僅包括光伏逆變及無(wú)人機、充電樁、這類(lèi)新興能源，也涉及汽車(chē)配件、LED照明等家庭用品。KIA專(zhuān)注于產(chǎn)品的精細化與革新，力求為客戶(hù)提供最具行業(yè)領(lǐng)先、品質(zhì)上乘的科技產(chǎn)品。
從設計研發(fā)到制造再到倉儲物流，KIA半導體真正實(shí)現了一體化的服務(wù)鏈，真正做到了服務(wù)細節全到位的品牌內涵，我們致力于成為場(chǎng)效應管（MOSFET）功率器件領(lǐng)域的領(lǐng)跑者，為了這個(gè)目標，KIA半導體正在持續創(chuàng )新，永不止步！
注：這里只列出了部分低功耗mos管型號，需了解更多型號及參數資料，請聯(lián)系我們！
目前的低功耗設計主要從芯片設計和系統設計兩個(gè)方面考慮。隨著(zhù)半導體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加，而功耗增加又將導致芯片發(fā)熱量的增大和可靠性的下降。因此，功耗已經(jīng)成為深亞微米集成電路設計中的一個(gè)重要考慮因素。為了使產(chǎn)品更具競爭力，工業(yè)界對芯片設計的要求已從單純追求高性能、小面積轉為對性能、面積、功耗的綜合要求。而微處理器作為數字系統的核心部件，其低功耗設計對降低整個(gè)系統的功耗具有重要的意義。
在嵌入式系統的設計中，低功耗設計（Low-Power Design）是許多設計人員必須面對的問(wèn)題，其原因在于嵌入式系統被廣泛應用于便攜式和移動(dòng)性較強的產(chǎn)品中去，而這些產(chǎn)品不是一直都有充足的電源供應，往往是靠電池來(lái)供電，所以設計人員從每一個(gè)細節來(lái)考慮降低功率消耗，從而盡可能地延長(cháng)電池使用時(shí)間。事實(shí)上，從全局來(lái)考慮低功耗設計已經(jīng)成為了一個(gè)越來(lái)越迫切的問(wèn)題。
微處理器的低功耗設計技術(shù)，首先必須了解它的功耗來(lái)源。其中時(shí)鐘單元(Clock)功耗最高，因為時(shí)鐘單元有時(shí)鐘發(fā)生器、時(shí)鐘驅動(dòng)、時(shí)鐘樹(shù)和鐘控單元的時(shí)鐘負載；數據通路(Datapath)是僅次于時(shí)鐘單元的部分，其功耗主要來(lái)自運算單元、總線(xiàn)和寄存器堆。除了上述兩部分，還有存儲單元(Memory)，控制部分和輸入/輸出(Control，I/O)。存儲單元的功耗與容量相關(guān)。
MOS管電路功耗主要由3部分組成：電路電容充放電引起的動(dòng)態(tài)功耗，結反偏時(shí)漏電流引起的功耗和短路電流引起的功耗。其中，動(dòng)態(tài)功耗是最主要的，占了總功耗的90%以上。
常用的低功耗設計技術(shù)
低功耗設計足一個(gè)復雜的綜合性課題。就流程而言，包括功耗建模、評估以及優(yōu)化等；就設計抽象層次而言，包括自系統級至版圖級的所有抽象層次。同時(shí)，功耗優(yōu)化與系統速度和面積等指標的優(yōu)化密切相關(guān)，需要折中考慮。下面討論常用的低功耗設計技術(shù)。
1） 動(dòng)態(tài)電壓調節
動(dòng)態(tài)功耗與工作電壓的平方成正比，功耗將隨著(zhù)工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會(huì )導致傳播延遲加大，執行時(shí)間變長(cháng)。然而，系統負載是隨時(shí)間變化的，因此并不需要微處理器所有時(shí)刻都保持高性能。動(dòng)態(tài)電壓調節DVS(Dynarnic Voltage Scaling)技術(shù)降低功耗的主要思路是根據芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎上降低功耗。在不同模式下，工作電壓可以進(jìn)行調整。為了精確地控制DVS，需要采用電壓調度模塊來(lái)實(shí)時(shí)改變工作電壓，電壓調度模塊通過(guò)分析當前和過(guò)去狀態(tài)下系統工作情況的不同來(lái)預測電路的工作負荷。
2） 門(mén)控時(shí)鐘和可變頻率時(shí)鐘
在微處理器中，很大一部分功耗來(lái)自時(shí)鐘。時(shí)鐘是惟一在所有時(shí)間都充放電的信號，而且很多情況下引起不必要的門(mén)的翻轉，因此降低時(shí)鐘的開(kāi)關(guān)活動(dòng)性將對降低整個(gè)系統的功耗產(chǎn)牛很大的影響。門(mén)控時(shí)鐘包括門(mén)控邏輯模塊時(shí)鐘和門(mén)控寄存器時(shí)鐘。門(mén)控邏輯模塊時(shí)鐘對時(shí)鐘網(wǎng)絡(luò )進(jìn)行劃分，如果在當前的時(shí)鐘周期內，系統沒(méi)有用到某些邏輯模塊，則暫時(shí)切斷這些模塊的時(shí)鐘信號，從而明顯地降低開(kāi)關(guān)功耗。采用“與”門(mén)實(shí)現的時(shí)鐘控制電路。門(mén)控寄存器時(shí)鐘的原理是當寄存器保持數據時(shí)，關(guān)閉寄存器時(shí)鐘，以降低功耗。然而，門(mén)控時(shí)鐘易引起毛刺，必須對信號的時(shí)序加以嚴格限制，并對其進(jìn)行仔細的時(shí)序驗證。
另一種常用的時(shí)鐘技術(shù)就是可變頻率時(shí)鐘。它根據系統性能要求，配置適當的時(shí)鐘頻率以避免不必要的功耗。門(mén)控時(shí)鐘實(shí)際上是可變頻率時(shí)鐘的一種極限情況(即只有零和最高頻率兩種值)，因此，可變頻率時(shí)鐘比門(mén)控時(shí)鐘技術(shù)更加有效，但需要系統內嵌時(shí)鐘產(chǎn)生模塊PLL，增加了設計復雜度。去年Intel公司推出的采用先進(jìn)動(dòng)態(tài)功耗控制技術(shù)的Montecito處理器，就利用了變頻時(shí)鐘系統。該芯片內嵌一個(gè)高精度數字電流表，利用封裝上的微小電壓降計算總電流；通過(guò)內嵌的一個(gè)32位微處理器來(lái)調整主頻，達到64級動(dòng)態(tài)功耗調整的目的，大大降低了功耗。
3） 并行結構與流水線(xiàn)技術(shù)
并行結構的原理是通過(guò)犧牲面積來(lái)降低功耗。將一個(gè)功能模塊復制為n(n≥2)個(gè)相同的模塊，這些模塊并行計算后通過(guò)數據選擇器選擇輸出，采用二分頻的并行結構。
并行設計后，由于有多個(gè)模塊同時(shí)工作，提高了吞吐能力，可以把每個(gè)模塊的速度降低為原來(lái)的l/n。根據延時(shí)和工作電壓的線(xiàn)性關(guān)系，工作電壓可以相應降低為原來(lái)的l/n，電容增大為原來(lái)的n倍，工作頻率降低為原來(lái)的l/n，根據式(1)功耗降低為原來(lái)的1/n2。并行設計的關(guān)鍵是算法設計，一般算法中并行計算的并行度往往比較低，并行度高的算法比較難開(kāi)發(fā)。例如：若原模塊的功耗為P=a×CL×V2dd×f，采用二分頻結構，由于增加了一個(gè)模塊和數據選擇器，整個(gè)電容負載為2．2CL，工作頻率為f/2，工作電壓可以降為O．6 V，則其功耗為：
由此可見(jiàn)，二分頻并行結構在保持原有電路性能的同時(shí)降低了60%的功耗。
流水線(xiàn)技術(shù)本質(zhì)上也是一種并行。把某一功能模塊分成n個(gè)階段進(jìn)行流水作業(yè)，每個(gè)階段由一個(gè)子模塊來(lái)完成，在子模塊之間插入寄存器，如圖5所示。若工作頻率不變，對某個(gè)模塊的速度要求僅為原來(lái)的1/n，則工作電壓可以降低為原來(lái)的1/n，電容的變化不大(寄存器面積占的比例很小)，功耗可降低為原來(lái)的1/n2，面積基本不變，但增加了控制的復雜度。例如，若原模塊的功耗為P=α×C1×V2dd×f，采用流水線(xiàn)技術(shù)，由于增加了寄存器，整個(gè)電容負載為1．2CL，工作頻率不變，工作電壓降為0．6 V，則其功耗為：
由此可見(jiàn)，流水線(xiàn)技術(shù)能顯著(zhù)降低系統功耗。
通過(guò)流水線(xiàn)技術(shù)和并行結構降低功耗的前提是電路工作電壓可變。如果工作電壓固定，則這兩種方法只能提高電路的工作速度，并相應地增加了電路的功耗。在深亞微米工藝下，工作電壓已經(jīng)比較接近閾值電壓，為了使工作電壓有足夠的下降空間，應該降低闊值電壓；但是隨著(zhù)閾值電壓的降低，亞閾值電流將呈指數增長(cháng)，靜態(tài)功耗迅速增加。因此，電壓的下降空間有限。
4） 低功耗單元庫
設計低功耗單元庫是降低功耗的一個(gè)重要方法，包括調整單元尺寸、改進(jìn)電路結構和版圖設計。用戶(hù)可以根據負載電容和電路延時(shí)的需要選擇不同尺寸的電路來(lái)實(shí)現，這樣會(huì )導致不同的功耗，因此可以根據需要設計不同尺寸的單元。同時(shí)，為常用的單元選擇低功耗的實(shí)現結構，如觸發(fā)器、鎖存器和數據選擇器等。
5） 低功耗狀態(tài)機編碼
狀態(tài)機編碼對信號的活動(dòng)性具有重要影響，通過(guò)合理選擇狀態(tài)機狀態(tài)的編碼方法，減少狀態(tài)切換時(shí)電路的翻轉，可以降低狀態(tài)機的功耗。其原則是：對于頻繁切換的相鄰狀態(tài)，盡量采用相鄰編碼。例如：Gray碼在任何兩個(gè)連續的編碼之間只有一位的數值不同，在設計計數器時(shí)，使用Gray碼取代二進(jìn)制碼，則計數器的改變次數幾乎減少一半，顯著(zhù)降低了功耗；在訪(fǎng)問(wèn)相鄰的地址空間時(shí)，其跳變次數顯著(zhù)減少，有效地降低了總線(xiàn)功耗。
6） Cache的低功耗設計
作為現代微處理器中的重要部件，Cache的功耗約占整個(gè)芯片功耗的30%～60%，因此設計高性能、低功耗的Cach結構，對降低微處理器的功耗有明顯作用。Cache低功耗設計的關(guān)鍵在于降低失效率，減少不必要的操作。通常用來(lái)降低Cache功耗的方法有以下兩種：一種是從存儲器的結構出發(fā)，設計低功耗的存儲器，例如采用基于CAM的Cache結構；另一種是通過(guò)減少對Cache的訪(fǎng)問(wèn)次數來(lái)降低功耗。
以上主要是從硬件的角度來(lái)實(shí)現功耗的降低。除了硬件方法，通過(guò)軟件方面的優(yōu)化，也能顯著(zhù)地降低功耗。例如：在Crusoe處理器中，采用高效的超長(cháng)指令(VLIW)、代碼融合(Code Morphing)技術(shù)、LongRun電源管理技術(shù)和RunCooler工作溫度自動(dòng)調節等創(chuàng )新技術(shù)，獲得了良好的低功耗效果。
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